[单选题]在一个VHDL设计中，假设idata是一个信号，数据类型为std_logic_vector，试指出下面哪个赋值语句是错误的（   ）azo答案窝(daanwo.com)-大学生作业答案及考资分享平台
Aidata <= “00001111”；azo答案窝(daanwo.com)-大学生作业答案及考资分享平台
Bidata <= b”0000_1111”；azo答案窝(daanwo.com)-大学生作业答案及考资分享平台
Cidata <= X”AB”；azo答案窝(daanwo.com)-大学生作业答案及考资分享平台
Didata <= 16”01”；