[单选题]在VHDL语言中，下列对时钟边沿检测描述中，错误的是（    ）hhO答案窝(daanwo.com)-大学生作业答案及考资分享平台
Aif clk’event and clk = ‘1’ thenhhO答案窝(daanwo.com)-大学生作业答案及考资分享平台
Bif falling_edge(clk) thenhhO答案窝(daanwo.com)-大学生作业答案及考资分享平台
Cif clk’event and clk = ‘0’ thenhhO答案窝(daanwo.com)-大学生作业答案及考资分享平台
Dif clk’stable and not clk = ‘1’ then