[单选题]下面这段Verilog代码中，必须定义为reg类型的信号是？ zIf答案窝(daanwo.com)-大学生作业答案及考资分享平台
 always@(posedge clk and negedge rst_n) zIf答案窝(daanwo.com)-大学生作业答案及考资分享平台
 begin zIf答案窝(daanwo.com)-大学生作业答案及考资分享平台
        if(!rst_n) y <= 4'b0; zIf答案窝(daanwo.com)-大学生作业答案及考资分享平台
        else y <= y + z; zIf答案窝(daanwo.com)-大学生作业答案及考资分享平台
        end zIf答案窝(daanwo.com)-大学生作业答案及考资分享平台
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        assign z = 4'b0010;zIf答案窝(daanwo.com)-大学生作业答案及考资分享平台
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