[单选题]下面这段Verilog代码中，不需要定义为reg类型的信号是？ Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
         initial clk = 1'b0; Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
         always #10 clk = ~clk; Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
          initial Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
          begin Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
                 rst_n = 1'b0; Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
                 #5 rst_n = 1'b1; Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
                 #10 rst_n = 1'b0; Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
           end Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
       Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
          always@(a) c = a + 1'b1;Q1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
AclkQ1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
Brst_nQ1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
CcQ1E答案窝(daanwo.com)-大学生作业答案及考资分享平台
Da