答案及解析：[单选题]以下Verilog代码中，在test模块中A2, B2, C2所对应的端口分别为？ module comp (o1, o2, i1, i2); output o1, o2; input i1, i2;

问题：

[单选题]以下Verilog代码中，在test模块中A2, B2, C2所对应的端口分别为？
module comp (o1, o2, i1, i2);
output o1, o2;
input i1, i2;
……
endmodule
module test;
wire A1,A2,A3,A4,B1,B2,B3,B4,C1,C2,C3,C4;
comp uut1 (A1, A2, A3, A4);
comp uut2 (.i2(B1), .o1(B2), .o2(B3), .i1(B4));
comp uut3 (.o1(C1), , .i1(C3), .i2(C4));
……
endmodule
A均为o2;
Bo2, o1, 0;
Co2, o1, x;
Do1, o1, x;