[单选题]判断以下Verilog代码片段，在modelsim软件里仿真时，out输出是否有正常的波形？ZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
module unit(……);ZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
reg clk;ZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
reg [3:0] out ;ZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
always @(posedge clk)ZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
beginZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
out <= out + 1;ZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
endZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
endmoduleZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
A是ZRC答案窝(daanwo.com)-大学生作业答案及考资分享平台
B否