[单选题]在Verilog HDL语言中，时钟clk信号的下降沿可以表示为 A. p B. C. D.Fah答案窝(daanwo.com)-大学生作业答案及考资分享平台
Aposedge clkFah答案窝(daanwo.com)-大学生作业答案及考资分享平台
Bnegedge clkFah答案窝(daanwo.com)-大学生作业答案及考资分享平台
Cclk=’1’Fah答案窝(daanwo.com)-大学生作业答案及考资分享平台
Dclk=’0’