[单选题]在Verilog HDL语言中，电平敏感信号触发的always块中如果存在不完整的if语句，则综合后可能得到685答案窝(daanwo.com)-大学生作业答案及考资分享平台
A触发器685答案窝(daanwo.com)-大学生作业答案及考资分享平台
B译码器685答案窝(daanwo.com)-大学生作业答案及考资分享平台
C锁存器685答案窝(daanwo.com)-大学生作业答案及考资分享平台
D选择器