(数字电路部分共50分)

1、如图所示的逻辑电路，写出Y的最简与或式、最简或与式、最简与非与非式、最简或非或非式，最简与或非式。

2、请设计一个二位二进制全加器，分别满足以下要求：(1)用与非门NAND实现，要求不能有反变量输入；(2)要求设计的全加器具有最小延时；(3)要求设计的全加器具有最少的门电路。

3、用一个1位二进制全加器，若干D触发器以及其他门电路设计以下电路：(1)设计一个串行4位二进制加法器，它有3个输入端：X1、X2、X3，其中X1、X2为加数和被加数，数据从低位开始输入。X3为自同步信号，当输入到第4个数码时，字同步信号X3=1，表示一个字(4位)相加结束，电路回到初始状态；(2)若存在并行输入的四位数A3A2A1A0(4为高位)，请将它们转为上述串行加法器的输入数据X1，同时产生自同步信号X3。上述串行加法器的和输出为串行输出，请将它转化为并行输出S3S2S1S0(S3为高位)。要求有解题步骤，并画出电路图。

4、(1)将T触发器转换为JK触发器；(2)用如图所示的D触发器、JK触发器、Rs触发器和T触发器设计一个4位异步加法计数器，其中D触发器的输出为最低位，T触发器的 ……此处隐藏3468个字…… nbsp; (2)根据题意，要求将D、JK、RS和T触发器都转换为T'触发器后，安照异步二进制加法计数器的设计方式，将它们连接起来就可以得到异步二进制加法计数器。D触发器转换为T'触发器的方式为令；JK触发器转换为T'触发器的方式为令J=1、K=1；RS触发器转换为T'触发器的方式为令，R=1；T触发器转换为T'触发器的方式为令T=1，如图所示。

    另外，将第1级触发器(D触发器)的CP端接外部系统时钟，其余各级触发器的时钟端接前一级触发器的Q输出端，即可完成电路设计(参见上图)。